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《EDA技术教程教学课件 作者 梁勇 王留奎 第4章 VHDL设计提高.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、4.2常用逻辑电路的VHDL实现4.1 VHDL设计逻辑电路的基本思想和方法第4章VHDL设计提高4.1VHDL设计逻辑电路的基本思想和方法4.1.1逻辑函数表达式方法4.1.2真值表方法4.1.3电路连接描述方法4.1.4不完整条件语句方法4.1.5层次化设计方法利用VHDL中的逻辑运算就可以实现任何组合逻辑电路的设计。4.1.1逻辑函数表达式方法在数字逻辑电路设计中，利用真值表来表达组合电路是非常常用的手段，其特点是直观、明了，将真值表用VHDL描述出来也是硬件语言常用的方法之一。4.1.2真值表方法所谓电路连接
2、描述方法，就是将给定的电路原理图用portmap语句来实现。在电路中，某些元件不是基本元件，无法用逻辑函数表达式来表示，也就是说，无法用逻辑运算来实现。4.1.3电路连接描述方法图4.1电路连接描述法的图例libraryieee;useieee.std_logic_1164.all;entitydff1isport(clk:instd_logic;d:instd_logic;q:outstd_lgoic);end;architecturebhvofdff1issignalq1:std_logic;beginproce
3、ss(clk,q1)beginifclk'eventandclk='1'thenq1<=d;endif;endprocess;q<=q1;endbhv;4.1.4不完整条件语句方法图4.2QuartsII综合后的RTL电路图层次化设计方法是自顶向下设计方法的最好体现。自顶向下的设计方法将系统分解为各个模块的集合后，可以对设计的每个独立模块分别设计，最后将不同的模块集成为最终的系统，并对其进行综合测试和评价。4.1.5层次化设计方法图4.312位全加器电路原理图1．子模块设计libraryieee;useieee.st
4、d_logic_1164.all;useieee.std_logic_unsigned.all;entityadder4bisport(clr,cin:instd_logic;a,b:instd_logic_vector(3downto0);s:outstd_logic_vector(3downto0);cout:outstd_logic);endadder4b;architectureartofadder4bissignalsint:std_logic_vector(4downto0);signalaa,bb:st
5、d_logic_vector(4downto0);beginprocess(clr)beginifclr='1'thensint<="00000";elseaa<='0'&a;bb<='0'&b;sint<=aa+bb+cin;endif;s<=sint(3downto0);cout<=sint(4);endprocess;endart;a2．顶层模块设计libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityadder1
6、2bisport(clr,cin:instd_logic;a,b:instd_logic_vector(11downto0);s:outstd_logic_vector(11downto0);cout:outstd_logic);endadder12b;architectureartofadder12biscomponentadder4bisport(clr,cin:instd_logic;a,b:instd_logic_vector(3downto0);s:outstd_logic_vector(3downto0)
7、;cout:outstd_logic);endcomponent;signalcarry_out0,carry_out1:std_logic;beginu1:adder4bportmap(clr=>clr,cin=>cin,a=>a(3downto0),b=>b(3downto0),s=>s(3downto0),cout=>carry_out0);u2:adder4bportmap(clr=>clr,cin=>carry_out,a=>a(7downto4),b=>b(7downto4),s=>s(7downto4)
8、,cout=>carry_out1);u3:adder4bportmap(clr=>clr,cin=>carry_out,a=>a(11downto8),b=>b(11downto8),s=>s(11downto8),cout=>cout);endart;4.2常用逻辑电路的VHDL实现4.2.1基本组合逻辑电路设计4.2.2基本时序逻辑电路设
