数字电子技术 教学课件 作者 张伟林 王翠兰 模块四 时序逻辑电路.ppt

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1、模块四时序逻辑电路项目一时序逻辑电路的分析项目二计数器项目三寄存器项目一时序逻辑电路的分析时序逻辑电路的分析可按以下步骤进行。（1）分析电路的基本组成，写出时钟信号、各触发器的输入信号（也称为驱动方程）和电路的输出方程。（2）将时钟信号和驱动方程代入相应触发器的特性方程，求出整个时序逻辑电路的状态方程。（3）根据状态方程和输出方程列出状态转换表。（4）确定电路的逻辑功能。（5）绘出状态转换图，并判断电路能否自行启动。【例题4-1】分析图4-2所示时序电路的逻辑功能，设初始状态为Q2Q1Q0= 00

2、0。图4-2例题4-1逻辑电路表4-1例题4-1的状态转换表从表4-1可以看出，在第5个CP脉冲下降沿作用下，整个时序逻辑电路的状态又回到初始状态，其有效循环状态为000→001→010→011→100→000→……状态转换图如图4-3所示。在状态转换图中，每个圆圈表示电路的一个状态，圆圈内的数字是这个状态的编码。图中的箭头表示电路状态转换的去向，箭头旁边的数字表示现态下的输出。图4-3例题4-1的状态转换图波形图如图4-4所示。它给出了在一系列时钟脉冲CP作用下电路状态和输出信号随时间变化的波形

3、。图4-4例题4-1的波形图根据触发器次态方程式（4-2）计算，如果电路初始状态分别为101、110、111时，在CP脉冲作用下，可分别进入有效循环状态010或000，所以电路能够自行启动。该电路的全部状态转换图如图4-5所示。图4-5例题4-1的全部状态转换图电路逻辑功能从以上分析可知，图4-2所示的电路是一个逢五进一的加法计数器，并每当转换为100状态（最大数）时，进位输出端Y = 1。在计数器多位连接时，可将进位输出端Y接至相邻高位的CP端，当本位从100状态转换为000状态时，产生一个下降

4、沿进位信号Y。【例题4-2】分析图4-6所示时序电路的逻辑功能，设初始状态是Q2Q1Q0= 000。图4-6例题4-2时序逻辑电路（4）状态转换表表4-2例题4-2的状态转换表（5）状态转换图和波形图图4-7例题4-2的状态转换图图4-8例题4-2的波形图（6）电路逻辑功能从以上分析可知，在CP脉冲的作用下，电路状态按照减1规律循环变化，当第8个CP来到时，电路回到初始状态，所以是一个3位减法计数器，Y是借位信号。项目二计数器计数器的主要用途是对时钟脉冲信号的个数进行计数，在工业生产中可以进行产品

5、计量、定时控制、对脉冲信号分频等。计数器可以进行加法（递增）计数，也可以进行减法（递减）计数。按计数的进制不同，可分为二进制、十进制或任意进制的计数器。计数器的基本组成单元是各类触发器，按触发器状态的翻转时序可分为同步计数器和异步计数器。集成计数器的种类较多，常用的有74LS90、74LS160、74LS162、74LS192等。（一）4位异步二进制加法计数器1．电路组成图4-94位异步二进制加法计数器2．工作原理表4-34位二进制异步加法计数器状态转换表CPQ3Q2Q1Q000000100012

6、0010300114010050101601107011181000910011010101110111211001311011411101511111600004位异步二进制加法计数器的波形图如图4-10所示。图4-104位异步二进制加法计数器波形图综上所述，4位异步二进制加法计数器的特点如下。（二）同步十进制加法计数器同步十进制加法计数器电路如图4-11所示。图4-11同步十进制加法计数器电路表4-4同步十进制加法计数器状态转换表根据状态转换表绘出该计数器的状态转换图，如图4-12所示。图4-

7、12同步十进制加法计数器的状态转换图波形图如图4-13所示。从初始状态0000开始，经过输入9个有效的CP脉冲（下降沿）后，计数器达到最大值，并且输出Y = 1。在第10个CP下降沿到来后，输出Y由1变为0，可以利用Y的这一下降沿作为向高位计数器的进位信号。图4-13同步十进制加法计数器波形图（三）集成同步十进制加/减法计数器74LS192图4-1474LS192的逻辑符号与管脚排例（1）管脚功能表4-574LS192逻辑功能表74LS192集成芯片的控制输入端与电路功能之间的关系如下。（四）用7

8、4LS192构成各类计数器1．十进制加法计数器图4-1574LS192加法计数器逻辑电路表4-674LS192加法计数器状态转换表2．十进制减法计数器图4-1674LS192减法计数器逻辑电路表4-774LS192减法计数器状态转换表3．多级加法计数器74LS192组成的三级加法计数器逻辑电路如图4-17所示，计数范围是000～999。图4-1774LS192组成的三级加法计数器逻辑电路4．反馈复位法构成八进制计数器图4-18八进制加法计数器逻辑电路当QD = CLR = 1时，计