硬件描述语言第06讲.ppt

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1、硬件描述语言及器件主讲教师：苏淑靖12/13学年第1学期教材：侯伯亨，顾新.VHDL硬件描述语言与数字逻辑电路设计.教学安排第1讲：VHDL概述及其基本结构第2讲：VHDL的基本元素第3讲：VHDL的结构体描述，进程第4讲：VHDL的顺序语句第5讲：VHDL的并行语句第6讲：基本逻辑电路设计第7讲：状态机电路设计第6讲基本逻辑电路设计组合电路设计时序电路设计1组合逻辑电路设计任一时刻的输出仅仅取决于当时的输入，与电路原来的状态无关，这样的数字电路叫做组合逻辑电路。编码器译码器比较器数据选择器三态输出电路常用的组合逻辑电路有：1组合逻辑电路设计1）门电路设计1组合逻辑电路设

2、计2）总线驱动器设计1组合逻辑电路设计2）总线驱动器设计1组合逻辑电路设计3）编码器设计d6d7d5d4d3d2d1d0Y2Y1Y08×3编码器EN=0d7d6d5d4d3d2d1d0Y2Y1Y01111111011111111101110111110111011111011110011101111011110111110101011111100101111111000功能：将输入的8个状态分别编成8个3位二进制数码输出。有低电平输入时，Y2-Y0为d7-d0编码输出普通编码器：任何时候只允许一个编码输入信号有效，否则输出就会发生混乱；优先编码器：允许同时输入两个以上的有

3、效编码信号，这时，优先编码器能按预定的优先级别，只对其中优先级最高的一个进行编码输出。1组合逻辑电路设计3）编码器设计4）译码器设计1组合逻辑电路设计4）3-8译码器1组合逻辑电路设计4）3-8译码器1组合逻辑电路设计4）译码器设计1组合逻辑电路设计1组合逻辑电路设计4）译码器设计5）运算器设计1组合逻辑电路设计全加器在一位全加器的基础上,通过多级级联可以构成多位全加器，称为集成全加器，而进位方式分串行进位和并行进位两种。串行进位加法器：把n个全加器按低位的进位输出与高位的进位输入相连的方法连接起来，各位全加器的进位信号以串联形式逐位传递、逐位产生的并行加法器称为串行进位

4、加法器。并行进位加法器：并行进位加法器的所有各位的进位都直接依赖最低位进位C-1（值为0），即所有各位的进位可以直接从C-1并行产生，因此又称为超前进位。超前进位的所有位数进位是同时完成的，运算速度快。5）运算器设计1组合逻辑电路设计4位串行进位全加器----采用四个1位全加器组成5）运算器设计1组合逻辑电路设计超前进位加法器使每位的进位直接由加数和被加数产生，而无需等待低位的进位信号进位输入是由专门的“进位逻辑门”来提供该门综合所有低位的加数、被加数及最低位进位输入超前进位加法原理5）运算器设计1组合逻辑电路设计超前进位全加器6）奇偶校验电路设计1组合逻辑电路设计7）数

5、据选择器1组合逻辑电路设计7）数据选择器1组合逻辑电路设计四选一数据选择器的逻辑电路7）数据选择器1组合逻辑电路设计7）数据选择器1组合逻辑电路设计7）数据选择器1组合逻辑电路设计7）数据选择器1组合逻辑电路设计9）已知逻辑电路设计方法1组合逻辑电路设计9）已知逻辑电路设计方法1组合逻辑电路设计9）已知逻辑电路设计方法1组合逻辑电路设计9）已知逻辑电路设计方法1组合逻辑电路设计9）已知逻辑电路设计方法1组合逻辑电路设计9）已知逻辑电路设计方法1组合逻辑电路设计9）三态输出电路设计方法1组合逻辑电路设计libraryieee;useieee.std_logic_1164.a

6、ll;entitytrioutisgeneric(bussize:integer:=8);port(data_in:instd_logic_vector(bussize-1downto0);en:instd_logic;data_out:outstd_logic_vector(bussize-1downto0));endtriout;architecturebehaveoftrioutisbegindata_out<=data_inwhenen='1'else(others=>'Z');endbehave;--注意此处的“Z”要大写；AENB2VHDL语言时序逻辑电路设计

7、时序逻辑电路：任一时刻的输出不仅取决于当时的输入，而且还取决于电路原来的状态，或者说，还与以前的输入有关，这样的数字电路叫做时序逻辑电路。Y=f(X,Q)常用的时序逻辑电路有：触发器移位寄存器设计计数器设计分频器设计ROM设计堆栈设计2VHDL语言时序逻辑电路设计时序逻辑电路在逻辑功能上的特点任一时刻的输出不仅取决于当时的输入，而且还取决于电路原来的状态，或者说，还与以前的输入有关，这样的数字电路叫做时序逻辑电路。Y=f(X,Q)时序逻辑电路在结构上的特点电路中包含存储元件——通常由触发器构成存储元件的输出和电路输入之间存在着