用例化语句设计4位全加器

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1、实验三用例化语句设计4位全加器一、实验性质：设计性实验二、实验目的：掌握例化语句的使用，使用程序文本和原理图结合方法设计电路。三、实验内容：首先用原理图方法设计1位半加器，并将其封装成一个元件，然后在此基础上设计1位全加器的顶层文件，半加器作为子元件调用，然后将其封装成一个元件。在用同样的方法设计一位全加器原件。设计串行4位加法器的电路，调用1位全加器设计4位加法器的原理图。仿真正确后进行器件选择和管脚配置，下载程序后验证所设计电路的功能。 实验步骤:首先用原理图方法设计一位全加器，将其封装成一个原件：2.在全加器加器原件基础上设计4位全加器的顶层文件全加器

2、作为子元件调用：3.利用4位全加器的原理图进行仿真，仿真波形如下：4.管脚锁定，新建好工程文件，芯片选择CycloneⅢ下面的EP3C55F484C8系列。然后锁定引脚：选择Assignments→AssignmentsEditor命令。分配FPGA芯片上的管脚。5.实验管脚接线与编译文件下载，将编译产生的SOF格式配置文件下载进FPGA中：6.管脚接线与编程测试，按分配好的输入与输出的管脚在试验箱上接线，改变输入观察输出的变化：7.实验结果与总结①原理图仿真结果②硬件测试A0，A1，A2，A3，B0，B1，B2，B3接到电平开关L1，L2，L3，L4，L5

3、，L6，L7，L8的改变高低电平，输出则在七段数码管上显示;进位输出C会在进位时显示。例如：A3，A2A1，A0输入“1001”，B3，B2，B1，B0输入“1001”,则在数码管显示“2”，进位C的发光二极管的灯亮起。③实验当中遇到的困难实验时，由于输入管脚有10个，但是电平开关只有9个，起初是让余下的输入管脚处于悬空状态，但是改变输入的时候，输出结果始终不变，然后饿哦们将悬空的管脚接到试验箱的其他地方，测试成功。