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1、EDA实验报告题目：基于FPGA的数字频率测量仪姓名：吕游学号：2012121719091•实验目的1）掌握偶数倍分频电路的设计思路。2）掌握带有计数使能输入端和异步清零功能的模为10的计数模块。3）掌握动态扫描数码管的计数的工作原理及具使用方法。2•实验任务1）利用所学的知识设计一个4位的频率计，可以测量从1-9999Hz的信号频率。2）将被测信号的频率在四个动态数码管上显示出来。采用文本设计的方法，设计软件用Quartus2o3•实验原理1.功能与原理采用一个标准的基准时钟，在单位时间（如1S）里对被测信号的脉冲数进行计数。即为信号的频率。4位数字频率计的顶层
2、框如下图所示，幣个系统分三个模块：控制模块、计数测量模块和数据锁存器。待测信号系统复位控制模块load计餐块锁存锁存器显示1）控制模块控制模块的作用是产生测频所需要的齐种控制信号。控制模块的标准输入时钟为1Hz,每两个周期进行一次频率测量。该模块产生三个控制信号，分别是：count_en,count_clr和load。Count_clr信号用于在每一次测量开始时，对计数模块进彳亍复位，以清除上次测量的结果。复位信号高电平有效，持续半个时钟周期的时间。Count_en信号为计数允许信号，在Count_en信号的上升沿时刻，计数模块开始对输入信号的频率进行测量，测量时
3、间恰为一个时钟周期（Is）,在此时间里对被测信号的脉冲数进行计数，即为信号的频率。然后将该值锁存，并送到数码管显示出來。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而闪烁不断。在每一次测量开始时，都必须垂新对计数模块清零。控制模块所产生的儿个控制信号的时序关系如下图所示。从图中可以看到，计数使能信号Count.en在Is的高电平后，利用其反相值的上跳沿产生一个锁存信号Load,然后产生清零信号上升沿。load2）锁存器模块锁存器模块也是必不可少的。测频模块测量完后，在Load信号的上升沿时刻将测量值锁存到寄存器中，然后输出，送到实验板上的数码管上显
4、示出相应的数据。3）计数模块计数模块用于在单位时间小对输入信号的脉冲数进行计数，该模块必须有计数允许、异步清零等端口，以便于控制模块对英进行控制。1.设计实现4位数字频率测试仪的顶层原理图，其中fre_ctrl是控制模块，count_l0是计数模块，latch_16是16位锁存器模块。这三个模块都采用文本方式设计实现。1)fre_ctrl控制模块fre_ctrl控制模块用VerilogHDL语言描述如下：modulefre_ctrl(elk,rst,count_en,count_clr,load);inputelk,rst;outputcounton,countc
5、lr,load;regcount_en,load;always@(posedgeelk)beginif(rst)begincount_en<=0;load<=l;endelsebegincount_en<=^count_en;1oad<=^count_en;endendassigncount_clr=^c1k&1oad;endmodule1)CountlO计数模块Count10是一个带有计数使能输入端(EN)和界步清零(CLR)的模为10的计数模块。当EN为高电平时开始计数，为低电平时停止计数。CLR为界•步清零端，当它为高电平时,计数器输出为零。4位数字频率计计
6、数子模块modulecountlO(out,cout,en,clr,elk);inputon,clr,elk;output[3:0]out;outputcout;reg[3:0]out;always@(posedgeelkorposedgeclr)beginif(clr)out<=0;elseif(en)beginif(out==9)out<=0;elseout〈二out+1;endendassigncout=((out==9)&en)?l:0;endmodule1)16位锁存器模块Latch_16modulelatch_16(qo,din,load);input
7、load;input[15:0]din;output[15:0]qo;reg[15:0]qo;always©(posedgeload)beginqo<=din;endendmodule3)数字频率计的顶层文件数字频率计的顶层采用文本输入的方式，在顶层文件中调用子模块，采用例化的方式编写程序。顶层中还包括偶数倍分频和动态数码管扫描程序，以实现特定的功能。顶层文件的VerilogHDL如F:moduleprequency(elk,signal,scg7,hex);inputelk,signal;output[6:0]seg7;output[3:0]hex;wire[1
8、5:0]d
