第6章可编程逻辑器件

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1、第5章现场可编程逻辑系统的设计技巧5.1同步电路设计技巧5.2多级逻辑的设计技巧5.3数字系统设计中的可编程器件的选择方案5.4数字系统设计中的低功耗设计原则5.1同步电路设计技巧FPGA具有丰富的触发器资源，灵活、低延时的多时钟资源和三态的总线结构资源，有利于同步电路的设计实现。同时，FPGA的也存在极大的弱点：由内部逻辑实现中的布局布线的不确定性所带来的系统时延的不确定性。因此，特别是对于时延关系要求苛刻的异步电路，用FPGA实现起来相对较困难。5.1.1同步电路与异步电路的基本概念数字系统的电路通常

2、由组合逻辑、时序逻辑或者两者混合构成。对于时序逻辑电路，其基本结构如图所示。时序逻辑电路一般由组合逻辑、存储器件和反馈网络3部分组成。X1,…,Xn为时序逻辑电路的输入或称外部输入；Z1,…,Zm为时序电路的输出或称外部输出；y1,…,yr为时序逻辑电路的状态或称内部输入；Y1,…,Yr为时序逻辑电路的激励或称内部输出。图5-2时序电路结构框图(a)同步时序逻辑电路；(b)异步时序逻辑电路时序逻辑电路按其工作方式可分为同步时序逻辑和异步时序逻辑延迟元件触发器图5-3时序逻辑电路的输入信号波形时序逻辑电路的

3、输入信号有脉冲形式和电平形式两种，如图5-3所示。按照输入信号形式的不同，时序逻辑电路又可分为脉冲型和电平型。5.1.2FPGA现场集成中常见的问题在采用FPGA这样已规范的可编程逻辑阵列和可编程连线的有限资源，去实现不同功能的时序逻辑电路系统时，如何把握随机的布局、布线带来的时延对系统逻辑的影响，如何避免局部逻辑资源时延特征和不同的时序电路形式的制约，如何有效利用FPGA的特征逻辑结构去优化电路设计，都是一个设计工程师在设计中必须考虑的问题。在采用FPGA的数字时序逻辑的现场集成，特别是对于同步电路的设

4、计实现中，我们常遇到的主要问题有以下几种。图5-4时钟使能信号电路1.在同步电路设计中，如何使用时钟（clock）使能信号的问题同步电路：电路在时钟信号有效时，来捕捉电路的输入信号和输出信号，规范电路的状态变化。同步电路设计中，时钟信号是至关重要的。但是，直接用门控时钟来控制电路的状态变化，由于各种原因造成的时钟信号的毛刺将直接影响电路的正常工作。因此，在电路结构中，增加时钟使能信号，无论对于防止时钟信号随机毛刺的影响，还是严格规范电路逻辑的时序对应，都是非常重要的。图5-5在电路中加入CE信号的形式(a

5、)增添具有CE脚的触发器；(b)附加逻辑控制端CE有的电路采用图5-5(a)所示的对触发器增添CE脚的形式，而有的设计则采用图5-5(b)所示的附加逻辑控制端CE的方式来实现CE的控制功能。不管采用何种形式，如果在电路中不使用CE信号时，则要将CE端接至高电平。图5-6不好的时钟分配电路图5-7好的时钟分配电路2.在同步电路设计中，如何合理布置时钟分配的问题同步电路中的多时钟产生，往往采用时钟分配电路来实现。这时，首先要关注的是如何降低分配时钟之间的时钟偏移问题。对于如图所示的时钟分配电路，为了减少时钟C

6、LK1和CLK2之间的时钟偏移，可采用额外的缓冲器BUFG来降低CLK2的时钟偏移。但是，这样的电路并不能完全抑制时钟波形的变形。若需完全抑制CLK1和CLK2-CE之间的时钟偏移，可尝试如图5-7所示的电路。该电路中的BUFG为可选缓冲器。当CLK2-CE信号是高扇出时，可省略BUFG缓冲器。图5-8门控时钟的毛刺产生原理3.在同步电路设计中应严格避免时钟信号（CLK）、置位(Set)/复位(Reset)信号的毛刺目前的FPGA中的触发器的响应速度越来越快，其可以响应非常窄的时钟脉冲。因此，往往触发器会

7、响应时钟信号中的毛刺，导致逻辑发生误动作。图5-9避免时钟毛刺的电路为了防止这类情况的发生，建议采用如图5-9所示的电路，这样便可以实现相同的逻辑功能，却不会导致时钟产生毛刺。也可以有意识地对与门输入端引入一个CLB时延，如图5-10所示，同样可以将门控时钟毛刺形成的可能性降低。图5-10对与门引入CLB的时延图5-11异步“清除”电路图5-12“清除”信号的同步化解决方案(a)方法A；(b)方法B图5-13避免Set/Reset信号中毛刺的影响的分析(a)不好的设计；(b)好的设计4.在同步电路设计中，

8、时钟偏移及不确定信号电平的影响时序电路在FPGA中实现时，由于各部分连线长短不一致，导致其虽然多个触发器共用一个时钟信号，但触发器时钟端的信号延时并不相同，信号会发生不同的畸变，构成时钟信号偏移。如图5-14所示，图5-14(a)中标出时钟信号的不同时延，对照图5-14(c)的信号波形，可以分析，由于时钟信号到达触发器的端口处的信号发生畸变和不同的时延，该移位寄存器将不能正常工作。图5-14同步电路中时钟偏移的影响图5-15时