计算机组成与系统结构b实验03数据通路实验

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1、实验三数据通路实验一、实验目的1、通过实验进一步熟悉运算器与存储器之间的数据通路的组成结构。2、通过实验理解顺序节拍发生器的应用和设计方法。3、通过实验理解系统总线的设计方法。二、实验步骤1、打开已有的实验工程目录：“DATAPATH”。通过双击目录中的QuartusII工程文件“DATAPATH.qpf”，利用QuartusII软件打开己经建好的实验工程。名称'修改日期逊大小DATAPATH.map.summary2015/4/249:45SUMMARY文件1KB—DATAPATH.pin2015/4/249:45PIN文件20KB□DATAPATH.pof2015/4/

2、249:45POF文件513KB©DATAPATH2015/4/159:55QuartusIIProje...2KB□DATAPATH.qsf2015/4/249:45QSF文件4KB—DATAPATH.sof2015/4/249:45SOF文件148KB,,DATAPATH,tan.rpt2015/4/249:46RPT文件43KB,jDATAPATH.tan.summary2015/4/249:46SUMMARY文件2KB□DFFCE.vhd.bak2013/11/1413:52BAK文件1KB惜MEM2015/4/2313:57QuartusHBlock...2KB0

3、MEM2015/4/2313:57VirtualHardDisk2KB,,MEM.vhd.bak2015/4/2212:11BAK文件2KB倘PULSEGEN2015/4/2210:37QuartusHBlock...2KB0PULSEGEN2015/4/2210:37VirtualHardDisk1KB图1打开QuartusII工程2、打开工程后，QuartusII软件的界面如图2所示。在软件窗口的左边区域的“ProjectNavigator"列表栏中，选择“files”选项卡，我们可以看到列表栏中列出了这个工程小的设计文件。本工程的设计文件说明在表1中列举出来。表1工程

4、设计文件说明表设计文件说明对应组件文件ALU.vhdVHDL设计文件，设计一个四位ALUALU.bsfMEM.vhdVHDL设计文件，设计一个16*4的ROM存储器用来模拟主存MEM.bsfREGvhdVHDL设计文件，设计一个带锁存和清零功能的四位寄存器REGbsfPULSEGEN.vhdVHDL设计文件，设计一个顺序节拍发生器PULSEGEN.bsfDATAPATH.bdf数据通路设计文件其中，设计文件“DATAPATH.bdf”完成了基本功能，实验者首先对其进行验证，需要由实验者在原有设计基础上添加合理设计，完成数据通路吋序控制的设计。GQuartus!!・CyU«e

5、rs/F；rrHuo/De4lctop/S；?£03S3MBS^/OATAPATH/DATAPATH・DATAPATHFileEditViewProjectAssignmentsProcessingToolsWindowHdpDGB；W0I

6、'心p、c(DATAPATH令⑥Af呃•①O►令I®Q0XojectNr.Wto▲x」[7TB1rUlSEGEMvMALU.vhdSENvhdDATAPATHbdfREGvhdHclT^dcR“7曰►Cc

7、Tasfcs▲xFlov(coApilttion►EDAletlistmProyDevice(Ope4nt♦TypeMesflftgeInfo:tsuforreyidter•ALU:iastllCI3]"pin="XtOJ".clockpm=“9.000nsInfo:tcofromclock*X[1]*todestinationpmTtlJ*throughregisterwALU:infltllC(O)*1310.970naInfo:Longestcpd£xoasourcepin*X[OJ"todestinatioapinT[0J*is14.622naInfo:thforr

8、egister-R£G：DFAiQd[l)"(datapm*"X(l]nfclockpm**1*»“・1.019mInfosQuarcusIIClassicTixingAnalyzerwajsuccessful・0errors,7warni^gaInfo:QuartusIIFullCcmilationwassuccessful・0errors.30warningsSy$lem(2)入Processing

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