AD7656verilog状态机

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1、moduleadc(data,clk,Busy,cs_n,convsta,convstb,convstc,rd,databuf);input[15:0]data;//????inputclk,Busy;outputconvsta,convstb,convstc;//??????outputrd,cs_n;output[15:0]databuf;//??regrd;reg[15:0]REGL;regconvsta,convstb,convstc;wirecs_n;wire[15:0]databuf;par

2、ameterst0=4'b0000,st1=4'b0001,st2=4'b0010,st3=4'b0011,st4=4'b0100,st5=4'b0101;parameterst6=4'b0110,st7=4'b0111,st8=4'b1000,st9=4'b1001,st10=4'b1010,st11=4'b1011;parameterst12=4'b1100,st13=4'b1101;reg[3:0]current_states,next_states;assigncs_n=0;assigndata

3、buf=REGL;always@(posedgeclk)begincurrent_states<=next_states;endalways@(*)begincase(current_states)st0:begin//???convsta=0;convstb=0;convstc=0;next_states=st1;rd=1'b1;endst1:begin//??AD??convsta=1;convstb=1;convstc=1;next_states=st2;rd=1;endst2:begin//??

4、????convsta=0;convstb=0;convstc=0;rd=1;if(Busy==0)beginnext_states=st3;rd=1;endelsenext_states=st2;endst3:begin//?????????convsta=0;convstb=0;convstc=0;rd=0;REGL=data;next_states=st4;endst4:begin//??RDconvsta=0;convstb=0;convstc=0;rd=1;next_states=st5;en

5、dst5:begin//?????????convsta=0;convstb=0;convstc=0;next_states=st6;rd=0;REGL=data;endst6:begin//??RDconvsta=0;convstb=0;convstc=0;rd=1;next_states=st7;endst7:begin//?????????convsta=0;convstb=0;convstc=0;next_states=st8;rd=0;REGL=data;endst8:begin//??RDc

6、onvsta=0;convstb=0;convstc=0;rd=1;next_states=st9;endst9:begin//?????????convsta=0;convstb=0;convstc=0;next_states=st10;rd=0;REGL=data;endst10:begin//??RDconvsta=0;convstb=0;convstc=0;rd=1;next_states=st11;endst11:begin//?????????convsta=0;convstb=0;conv

7、stc=0;next_states=st12;rd=0;REGL=data;endst12:begin//??RDconvsta=0;convstb=0;convstc=0;rd=1;next_states=st13;endst13:begin//?????????convsta=0;convstb=0;convstc=0;next_states=st0;rd=0;REGL=data;enddefault:beginnext_states=st0;endendcaseendendmoduleQQ：972

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