电路基础与集成电子技术与习题解答-蔡惟铮 第13章 组合数字电路 13.7 用VHDL语言描述组合逻辑电路

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1、13.7用VHDL语言描述组合逻辑电路*13.7.1与非门13.7.2或非门13.7.3异或门13.7.4全加器13.7.5数据选择器第13章组合逻辑电路2010.0313.7用VHDL语言描述组合逻辑电路*二十世纪八十年代以来，电子技术的设计方法，特别是逻辑电路的设计方法发生了巨大的变化。一种称为HDL（HardwareDescriptionLanguage）的硬件描述语言得到了发展，后来又被美国国防部发展为VHDL（VHSICHardwareDescriptionLanguage）超高速集成电路硬件描述语

2、言。经过二十几年的发展，这种语言已成为设计逻辑系统主流语言。本书不系统的讲述这些语言，但为了适应这种变化，而是结合具体的逻辑电路，简要说明采用VHDL语言描述逻辑电路的语句，并且给予必要的说明。因为比较简单，达到一个初步认识这种语言的目的，为以后使用打下一个初步的基础。第13章组合逻辑电路2010.0313.7.1与非门一个2输入与非门用VHDL语言描述，结果如下，蓝色字是注释，不属于VHDL语言之列。LIBRARYIEEE；IEEE库USEIEEE.STD_LOGIC_1164.ALL；使用IEEE中的ST

3、D这种库ENTITYnand2IS2输入与非门是一个实体PORT（a，b：INSTD_LOGIC；对端口描述,输入a，b是STD库逻辑变量y：OUTSTD_LOGIC）；输出y是逻辑变量ENDnand2；描述与非门2结束ARCHITECTUREnand21OFnand2IS构造一个与非门BEGINｙ＜＝aNANDb；ab的与非并向y赋值(＜)ENDnand21；构造一个与非门结束第13章组合逻辑电路2010.03以上语言中LIBRARY是库的意思，在VHDL语言中库的说明总是放在最前面，库中存放有设计的数

4、据。VHDL语言中有IEEE库、STD库、ASIC矢量库、用户定义库和WORK库五种。IEEE库中有一个“STDLOGIC1164”的包集合，它是IEEE正式认可的标准包集合。13.7.2或非门一个2输入或非门用VHDL语言描述，结果如下，蓝色字是注释，不属于VHDL语言之列。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYnor2ISnor或非PORT（a，b：INSTD_LOGIC；y：OUTSTD_LOGIC）；ENDnor2；ARCHITECTUREnor

5、21OFnor2ISBEGINｙ＜＝aNORb；ENDnor21；第13章组合逻辑电路2010.0313.7.3异或门一个异或门用VHDL语言描述，结果如下，蓝字是注释，不属于VHDL语言之列。LIBRARYIEEE；USEIEEE.STDLOGIC_1164.ALL；ENTITYxor2ISxor异或PORT（a，b：INSTD_LOGIC；y：OUTSTD_LOGIC）；ENDxor2；ARCHITECTURExor21OFxor2ISBEGINｙ＜＝aXORb；ENDxor21；第13章组合逻辑

6、电路2010.0313.7.4全加器LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYfulladderIS这是全加器PORT（a，b，cin：INSTD_LOGIC；对端口描述输入a，b，cins，co：OUTSTD_LOGIC）；输出s，co是逻辑变量ENDfulladder；全加器描述结束ARCHITECTUREfull1OFfulladderIS构造一个全加器1COMPONENThalfadder从库中取一个元件半加器PORT（a，b：INSTD_LOG

7、IC；对端口描述输入a，bs，co：OUTSTD_LOGIC）；输出s，coENDCOMPONENT；对元件的描述结束SIGNALu0co,u0s,u1co:STD_LOGIC；取u0co,u0s,u1co信号BEGINu0：halfadderPORTMAP(a，b，u0s，u0co)；MAP映射到相应的端口上，u1：halfadderPORTMAP(u0s，cin，s，u1co)；该全加器由两个半加器和一个或门构成co＜＝u0coORu1co；进位输出由或门输出获得ENDfull

8、1；第13章组合逻辑电路2010.0313.7.5数据选择器2选1数据选择器的VHDL语言描述如下。LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALL;ENTITYmux21ISPORT(a,b:INSTD_LOGIC;a,b是输入逻辑变量s:INSTD_LOGIC;s是输入逻辑变量,使能端y:OUTSTD_LOGIC);y是输出逻辑变量ENDENTITYmux21;ARCH