中规模通用集成电路及其应用

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1、第七章中规模通用集成电路及其应用1集成电路由SSI发展到MSI、LSI和VLSI，使单个芯片容纳的逻辑功能越来越强。在SSI中仅是基本器件(如逻辑门或触发器)的集成在MSI中是逻辑部件(如译码器、寄存器等)的集成在LSI和VLSI中则是一个数字子系统或整个数字系统(如微处理器)的集成采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点，且易于设计、调试和维护。2本章知识要点：●熟悉常用中规模通用集成电路的逻辑符号、基本逻辑功能、外部特性和使用方法；●用常用中规模通用集成电路作为基本部件，恰当

2、地、灵活地、充分地利用它们完成各种逻辑电路的设计，有效地实现各种逻辑功能。37.1常用中规模组合逻辑电路使用最广泛的中规模组合逻辑集成电路有二进制并行加法器、译码器、编码器、多路选择器和多路分配器等。一、定义二进制并行加法器：是一种能并行产生两个二进制数算术和的组合逻辑部件。7.1.1二进制并行加法器按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。二、类型及典型产品41．串行进位二进制并行加法器：由全加器级联构成，高位的进位输出依赖于低位的进位输入。典型芯片有四位二进制并行

3、加法器T692。FA3FA2FA1F4F3F2F1C1C2C3FC4FA4C0B1A1B2A2B3A3B4A4T692的结构框图5串行进位二进制并行加法器的特点：被加数和加数的各位能同时并行到达各位的输入端，各位全加器的进位输入按照由低位向高位逐级串行传递，各进位形成一个进位链。最高位必须等到各低位全部相加完成，并送来进位信号之后才能产生运算结果。串行进位二进制并行加法器的缺点：运算速度较慢，而且位数越多，速度就越低。6如何提高加法器的运算速度?必须设法减小或去除由于进位信号逐级传送所花费的时间，使各位的进位直接

4、由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。7四位二进制并行加法器的构成思想如下：2．超前进位二进制并行加法器：根据输入信号同时形成各位向高位的进位，然后同时产生各位的和。通常又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。典型芯片有四位二进制并行加法器74283。由全加器的结构可知，第i位全加器的进位输出函数表达式为8当i=1、2、3、4时，可得到4位并行加法器各位的进位输出函数表达式为：令　　　　　　　　　　　　（进位传递函数）（

5、进位产生函数）则有由于C1～C4是Pi、Gi和C0的函数，即Ci=f(Pi,Gi,C0),而Pi、Gi又是Ai、Bi的函数，所以，在提供输入Ai、Bi和C0之后，可以同时产生C1～C4。通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进位发生器。9三、四位二进制并行加法器的外部特性和逻辑符号图中，A4、A3、A2、A1-------二进制被加数；B4、B3、B2、B1-------二进制加数；F4、F3、F2、F1------相加产生的和数；C0--------------------来自低位的进位输

6、入；FC4-------------------向高位的进位输出。10二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。四、应用举例11例1用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路。解根据余3码的定义可知，余3码是由8421码加3后形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码，而从输入端B4、B3、B2和B1输入二进制数0011，

7、进位输入端C0接上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。12实现给定功能的逻辑电路图如下图所示。13例2用4位二进制并行加法器设计一个4位二进制并行加法/减法器。解　分析：根据问题要求，设减法采用补码运算，并令A=a4a3a2a1-----为被加数(或被减数)；B=b4b3b2b1-----为加数(或减数)；S=s4s3s2s1-----为和数(或差数)；M----------为功能选择变量.当M=0时，执行A+B；当M=1时，执行A-B。由运算法则可归纳出电路功能为：当M=

8、0时，执行a4a3a2a1+b4b3b2b1+0(A+B)当M=1时，执行a4a3a2a1++1(A-B)14可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。具体实现：将4位二进制数a4a3a2a1直接加到并行加法器的A4A3A2A1输入端，4位二进制数b4b3b2b1分别和M异或后加到并行加法器的B4B3B2B1输入端。并将M同时加到并行加法器的C0端。M=0