第3章VHDL的基本结构(46)

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1、VHDL的基本结构第三章一个完整的VHDL语言程序通常包括库、程序包、实体说明、结构体和配置5个部分。VHDL的基本结构电气王昕1VHDL的基本结构第三章¢库（library）——存放已经编译的实体、结构体、程序包和配置。它可由用户生成或由ASIC芯片制造商提供。好处：使设计者可共享已经编译过的设计结VHDL果。¢程序包（package）——用于存放各设计模块都能共的基本结构享的数据类型、常数和子程序等。可以调用IEEE标准程序包和设计者自己设计的程序包，个数不限。¢实体说明（entity）——定义电路的输入/输出接口。电气王昕2VHDL的基本

2、结构第三章¢结构体（architecture）——描述电路内部的功能。一个设计可以有多个结构体。VHDL¢配置（configuration）——决定选用哪一个结构体。的基本结构其中，实体说明和结构体是必须的，而库、程序包和配置则不是必须的，它们一般是根据设计需要来添加的。[例子]2分频电路电气王昕3libraryieee;库、程序包调用第三章useieee.std_logic_1164.all;entityfredeviderisport(clock:instd_logic;实体说明clkout:outstd_logic);endfredevi

3、der;VHDLarchitecturebehavioroffredeviderissignalclk:std_logic;begin的基本结构process(clock)beginif(clock’eventandclock=‘1’)then结构体clk<=notclk;--每个时钟上升沿，clk反相endif;endprocess;clkout<=clk;endbehavior;电气王昕4VHDL的基本结构第三章3.1实体说明和结构体VHDL3.1.1实体说明3.1.2结构体的基本结构3.2库、程序包和配置3.2.1库3.2.2程序包3.2

4、.3配置电气王昕53.1.1实体说明第三章¢实体说明主要用于说明实体与外部的连接关系，以及需传给实体的一些参数。VHDL¢其一般格式为：ENTITY实体名IS[GENERIC（类属参数说明）；]的基本结构[PORT（端口说明）；]END实体名；¢上述[]中的部分为可缺省内容。¢注意：这里的大写字母是关键字。实际上，对于VHDL而言，大小写都一样，没有区别。这些关键字不能用作端口或信号的名称。电气王昕63.1.1实体说明第三章一、类属参数说明¢作用：用来指定参数，如端口宽度、延迟时间等。VHDL¢类属参数说明的格式：的基本结构GENERIC（

5、参数名:数据类型[:=静态表达式];…);¢一个小例子：ENTITYand_gateISGENERIC(delay:time);--类属参数说明PORT(a:INstd_logic;b:INstd_logic;c:OUTstd_logic);ENDand_gate;电气王昕73.1.1实体说明第三章一、类属参数说明——应用实例¢设计要求：如图所示，门1延迟5ns，门2延迟6ns，VHDL门3延迟7ns。的基本结构电气王昕8LIBRARYIEEE;USEIEEE.std_logic_1164.ALL;ENTITYand_gate4ISPOR

6、T(a,b,c,d:INstd_logic;第三章q:OUTstd_logic);ENDand_gate4;ARCHITECTUREbehaveOFand_gate4ISCOMPONENTand_gateVHDLGENERIC(delay:time);PORT(a:INstd_logic;b:INstd_logic;c:OUTstd_logic);的基本结构ENDCOMPONENT;SIGNALq1,q2:std_logic;BEGINU1:and_gateGENERICMAP(5ns)PORTMAP(a,b,q1);U2:and_gateGE

7、NERICMAP(6ns)PORTMAP(c,d,q2);U3:and_gateGENERICMAP(7ns)PORTMAP(q1,q2,q);ENDbehave;电气王昕93.1.1实体说明第三章二、端口说明VHDL¢端口的定义：实体说明中的每一个输入输出信号称为端口，它对应于电路图上的一个引脚。的基本结构¢端口说明：对设计的外部引脚信号的名称、数据类型和输入/输出方向的描述。与传统的电路图相比，它描述的是器件的外观。电气王昕103.1.1实体说明第三章二、端口说明¢端口说明的格式：VHDLPORT（端口名{，端口名}：方向数据类型名

8、；…端口名{，端口名}：方向数据类型名）；的基本结构¢例如：PORT（d0，d1，sel：INBIT；q：OUTBIT；bus：OUTBIT_VECT