低功耗乘法器

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1、16×16位低功耗移位相加乘法器设计目录摘要1Abstract2第一章乘法器研究的背景与意义21.1乘法器的发展现状21.1.1国内乘法器现状31.1.2国外乘法器现状31.2乘法器概述41.3乘运算41.4乘法器结构51.5乘法器端口定义6第二章移位相加乘法器设计的基本原理72.1．1移位相加算法72.1．2乘法器设计原理82.2移位相加乘法器原理9第三章16×16位移位相加乘法器设计与仿真103.116位移位相加乘法器的设计103.216位移位相加乘法器Verilog文件设计103.316×16位移位相加乘法器Mod

2、elsim仿真123.3.116×16位移位相加乘法器经典数组运算结果133.3.216×16位移位相加乘法器一般情况运算结果15第四章16×16位移位相加乘法器Verilog设计综合164.1RTL级概念164.2RTL级综合结果与分析184.316位移位相加乘法器电路图20结论24第一章乘法器研究的背景与意义数字信号处理中需要频繁进行大数据量的乘法运算。乘法器作为数字信号处理器的重要部件,它的速度直接决定了整个处理器的性能。本课题采用verilogHDL设计了一个16位移位相加乘法器。首先介绍了移位相加乘法器的算法以

3、及比较移位相加乘法器，Booth乘法器，WallaceTree乘法器各自的特点。介绍了本课题在综合时需用到的DesignCompiler（DC）综合工具。随后提出了自己的乘法器设计架构设计了一个16位移位相加乘法器。并用DesignCompiler（DC）进行了优化。所设计的乘法器是16×16位,基于Altera公司的Modelsim平台上用Verilog_HDL软件进行功能仿真,验证了功能正确,达到了预期的目标。微处理器的发展随着集成电路的迅猛发展而日新月异。在微处理器芯片中乘法器是进行数字信号处理的核心同时也是微处理

4、器中进行数据处理的关键部件，它已经是现代计算机必不可少的一部分。乘法器的算法也有很多种，例如移位相加算法、布斯（Booth）算法、华莱士树（WallaceTree）算法等。其中移位相加算法是乘法器最基础的算法，其它的算法都是在它的基础上为了压缩和优化这种算法延伸出来的算法，目的是提高乘法器的运算速度以及实现更多的乘法器功能。虽然不断有关于32位、64位乘法器的研究出现,但由于大量的媒体信号处理只需16位运算就能胜任,因此对16位乘法器的研究仍有着相当的应用价值。1.1乘法器的发展现状过去的十年中，研究者扩展了Booth编

5、码算法的空间，提高了乘法器的性能；改进了部分积压缩技术，使乘法器结构更加规则；以传输管逻辑、多路选择器和动态技术为基础的各种电路实现方法也持续刷新高性能乘法器的实现记录；与此同时，与物理实现紧密相关的乘法器拓扑结构的研究也硕果累累。但不断提高的高性能运算需求使得高性能乘法器的设计和实现仍然是当前的热门话题。1.1.1国内乘法器现状以下研究现状怎么一篇参考文献也没有啊乘法器的设计与应用在国内研究领域也取得了很好的成绩，1993年中科院声学研究所应用于18位乘法器，实现工作频率38MHZ.。随着应用要求的领域与性能不断提高，

6、1997年国防科技大学完成应用于数字神经处理的16位乘法器，频率30MHZ。2001年西安微电子技术中心于敦山实现了32位定/浮点乘法器延时56/76ns。进入新世纪以来，集成电路工艺水平不断提升，2002年西安交通大学袁寿财实现了0.25um下延时40ns。2003年中科院计算研究所周旭采用0.18um的工艺实现54位浮点乘法器384MHZ。2004年复旦大学武新宇采用0.18um的工艺实现64位乘法器延时2.82ns。2005年上海大学王田采用0.18um的工艺实现32位乘法器延时3.15ns。2007年东南大学王定

7、采用FPGA设计24位乘法器延时18.81ns。乘法器的设计一直是集成电路设计研究领域的一个热点，也有着广泛的应用。1.1.2国外乘法器现状理论方面乘法器研究上的里程碑应该从BoothAD在1951年提出的Booth编码方法和Wallace的树型压缩开始。随后出现了Booth2算法、压缩器（进位保留加法）、延迟平衡树等各种算法结构。国外乘法器在电路方面的发展同样迅猛，1995年Ohkubo基于传输管逻辑实现了4．4ns54位乘法器，同时提出了新的4：2压缩单元结构和进位选择加法器结构。1996年Hanawa实现了4．3n

8、S的54位乘法器，同一年，Makino实现了8．8ns54位冗余二进制编码乘法器。1997年Inoue提出了符号选择Booth解码和改进的4：2压缩单元结构，实现了4．1ns的54位乘法器。1998年Hagihara基于动态技术和传输管逻辑实现了2．7ns的54位乘法器。同年Carlson介绍了6．0ns的64位乘法