eda竞赛培训提纲许军

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1、EDA竞赛培训提纲――新器件与工艺部分第一部分：集成电路制造工艺流程第二部分：新型器件结构与制造技术第三部分：新材料、新结构和新原理在小尺寸器件中的应用简介第一部分：集成电路制造工艺流程1.典型的双极型集成电路工艺流程简介；2.CMOS集成电路工艺流程简介；3.双极型与CMOS相兼容的集成电路工艺流程（BiCMOS）简介；4.集成电路版图设计中需要引起注意的若干问题双极型集成电路工艺流程简介两种常用的器件隔离方式：PN结隔离与介质隔离典型的双极型集成电路工艺流程简介CMOS集成电路工艺流程简介三种常见的CMOS结构CMOS集成电路工艺

2、流程简介E/D-NMOS工艺流程示意图双极型与CMOS相兼容的集成电路工艺流程（BiCMOS）简介Si-BiCMOS，SiGe-BiCMOS集成电路版图设计中需要引起注意的若干问题（抑制Latch-up效应问题、输入/输出的ESD防护问题、天线效应问题等）第二部分：新型器件结构与制造技术超高速与微波应用领域中的GaAs器件结构与工艺技术；2.超高速与抗辐射应用领域中的SOI器件结构与工艺技术；3.适用于超深亚微米CMOS集成电路的FinFET器件结构与工艺技术；4.适用于极低功耗CMOS集成电路的动态阈值（DTMOS）器件结构与工艺技

3、术超高速与微波应用领域中的GaAs器件结构与工艺技术四种常用的超高速GaAs电路结构缓冲场效应晶体管逻辑（BufferedFETLogic），图中所示为一个具有两个输入端的或非门电路，VDD为正电源，VSS为负电源。肖特基二极管场效应晶体管逻辑（SchottkyDiodeFETLogic），其中第一级采用二极管实现逻辑“或”和电平移动的功能，第二级实现反相功能。直接耦合场效应晶体管逻辑（Direct-CoupledFETLogic），图中所示为一个具有两个输入端的或非门电路。源极耦合场效应晶体管逻辑（Source－CoupledFETL

4、ogic）超高速与抗辐射应用领域中的SOI器件结构与工艺技术厚膜SOI器件与薄膜SOI器件：（部分耗尽SOI器件与全耗尽SOI器件）适用于超深亚微米CMOS集成电路的FinFET器件结构与工艺技术；适用于极低功耗CMOS集成电路的动态阈值（DTMOS）器件结构与工艺技术第三部分：新材料、新结构和新原理在小尺寸器件中的应用简介高迁移率应变硅材料在MOS器件中的应用；2.高K栅介质材料在MOS器件中的应用；3.金属栅材料在MOS器件中的应用；4.EEPROM及Flash器件结构；5.Neuron-MOS器件原理简介；6.SiGe/Si-HB

5、T异质结微波器件EEPROM（E2PROM，电可擦可编程只读存储器，ElectricallyErasableProgrammableReadOnlyMemory）（1）器件基本结构：采用双层多晶硅栅结构，其中下层多晶硅为浮栅，而上层多晶硅则为控制栅，通过电容耦合作用，将控制栅的外加电压耦合到浮栅上。（2）工作原理分析：·编程机制：如图所示，当在控制栅和漏端同时加高电压，而源极接地，则源区的电子将在沟道区横向电场的作用下向漏区加速运动，并获得较大的动能，从而成为热电子，其中部分热电子（幸运电子）将在栅极纵向电场的作用下越过硅－二氧化硅势垒

6、到达浮栅，形成热电子注入电流。电子注入到浮栅之后，正常情况下无法流出，因此就停留在浮栅上，这样就使得器件的开启电压提高，相当于写入信息“1”；·擦除机制：当把控制栅接地，而在漏端加高电压时，则可以使浮栅上的电子通过隧道穿透效应释放到漏区，从而使器件的开启电压恢复到原来较低的数值，相当于把存储单元中的内容擦除为“0”；·这种结构通常需要在器件的漏端制作出专门的隧道氧化层，工艺上比较复杂。ν-MOS（Neuron-MOS）简介（1）器件基本结构：ν-MOS的基本结构如图所示，这是一个N沟道的MOS晶体管，栅极在电学意义上处于浮空状态，称为“

7、浮栅”。n个输入栅与浮栅通过电容耦合。各个电压和电容的定义亦如图中所示，图中同时给出了该器件的电路符号表征。图中，φF是浮栅电势，V1、V2、…Vn是输入信号电压，C1、C2、…Cn是各个输入栅与浮栅之间的电容，C0是浮栅和衬底之间的电容，Q0、Q1、Q2、…Qn是在各个电容上储存的电量。（2）工作原理分析：设QF等于浮栅上的净电荷量，那么假设浮栅在工作中没有电荷注入，那么QF等于浮栅上的初始电荷量，在大多数情况下，为了简单，我们假设初始电荷为0。这样的假设并不妨碍后面的普遍性分析。衬底和源接地，即Vs＝V0＝0，所有的信号电压都相对于

8、地，那么上式进一步简化为上式中，从上式中可以看出φF是所有输入信号电压的加权求和，各个信号的权重由各自的耦合电容决定。求和过程是一种电压工作模式，除了充放电电流之外没有其它电流，因此功耗很低，这个特点在实现