基于fpga的任意数值分频器的设计

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1、第36卷第2期信息化研究Vol_36NO．22010年2月InformatizationResearchFeb．20l0基于FPGA的任意数值分频器的设计周殿凤，康素成，王俊华(盐城师范学院物理科学与电子技术学院，江苏省盐城市224002)摘要：介绍了基于FPGA的任意分频系数的分频器的设计，该分频器能实现分频系数和占空比均可以调节的3类分频：整数分频、小数分频和分数分频。所有分频均通过VHDL语言进行了编译并且给出了仿真图。本设计中的分频器没有竞争冒险，可移植性强，占用的FPGA资源少。本设计在Al-tera公司的Cyc

2、loneII系列EP2C35型FPGA芯片中完全可实现，结果表明设计是正确和可行的。由于分频器应用非常广泛，故本设计具有很强的实用价值。关键词：FPGA；VHDL；分频器中图分类号：TP277率的1／10。从图1可看出当=5=m／2时输出时钟占0引言空比为50％。FPGA作为未来数字系统的3大基石(FPGA、一L=一r”靶。。芏I}几广L广L几八几凡八』1_广【l『广L肌广L几几rl几一广L八』1¨厂L几九几n九¨兀厂L几_广L几』1_厂L几JDSP、CPU)之一，成为目前硬件设计研究的重点⋯。皇l-巨三三三三至三三三三三

3、三三j三三三三三三三三E三三三三i三三三三王三三三哥_·E二坐：二二二：：二竺二二：二二二=：：：：翌：：二：：二：=：I_至二：二盟：：：=二笪：二：：二竺二=竺=二二=：二翟=：=：二：==在数字系统的设计中，设计人员会遇到各种形式的分图110分频器波形图频需求，如偶数分频、奇数分频、半整数分频、小数分频和分数分频等。在某些设计中，系统不仅对频率有要占空比为50％的奇数分频实现起来较为困难，实求，而且对占空比也有严格的要求。由计数器或计数现的方法较多，文中介绍了一种占用资源较少的方法。器的级联构成各种形式的偶数分频及非

4、等占空比的奇假设要实现占空比为50％的m=2n+1分频，选择两数分频实现起来较为简单，但对半整数分频及等占空个2凡+1进制计数器控制两个中间时钟clkl和clk2，1比的奇数分频实现较为困难，小数分频和分数分频更号计数器在输入时钟clk的上升沿计数，2号在clk的困难』。为了解决这一问题，本文首先分析了各种分下降沿计数。当计数器1输出为0一凡一1时clkl为频器的设计方法，然后将其综合起来成为一个通用分1，输出为n～2n时clkl为0且计数器1输出为2n时频器。通过分析分频器的原理，探索出了一套简单明计数器l清0，如此循环

5、下去；当计数器2输出为0一了的设计方法，设计了一个任意数值通用分频器，该分几一l时clk2为l，输出为n～2n时clk2为0且计数器频器没有毛刺且占用的逻辑资源较少。2输出为2n时计数器2清0，如此循环下去。可见21整数分频器种计数器实现方法一样，只是翻转的边沿不一样，最终输出的时钟clkout=clkl+clk2。占空比为50％的奇偶数分频器的设计较为简单，可以利用计数器实数分频仿真图见图2，图中m=9，因此是9分频电路，现。假设要实现m=2n分频，当计数器的值为0一通过预置值m可以非常方便的对分频系数进行设置一1时，输

6、出时钟为l，计数器的值为～2几一l时，输而不需要重新编程。出时钟为0，在计数器值为2n—l时复位计数器，如此循环下去，即可实现占空比为j／2n的分频，m和．都是预置数√用于调节占空比，m调节分频系数。m的值不同，分频系数也就不同，如果预置数m是奇数则可图29分频器波形图实现占空比不等于50％的奇数分频。图1中m取值l0，故实现的是l0分频，输出时钟频率是输入时钟频2小数分频器收稿日期：2009—12—20；修回日期：2010-01-09。小数分频器是通过可变分频和多次平均的方法得基金项目：江苏省高校自然科学基金资助项目(0

7、8KJD140005)；到的[引。假设要进行m．几分频(m、n都是整数，且盐城师范学院校级基金资助项目(09YCKL016)。irt<10)，因为只有一位小数，所以总共要进行l0次分·59··技术应用·信息化研究2010年2月频，总的规律是进行n次m+1分频，10一rt次m分频。beginifes=r0then假设要进行m／i分频(J．、m、rt都是整数且m、rt<10)，ifelkeventandelk：lthen由于小数是2位，所以总共要进行100次分频，分频的ifen：～1then／／m分频规律是进行mn次'『+1分

8、频，100一mn次分频。不管ifcntl