资源描述：
《vhdl电路优化设计及方法new》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、总第158期舰船电子工程Vol.27No.22007年第2期ShipElectronicEngineering1123VHDL电路优化设计及方法杨鲜艳王珊珊李萍(空军工程大学导弹学院三原713800)摘要随着集成电路技术和EDA技术的不断发展,VHDL已经成为IEEE标准化的硬件描述语言。分析VHDL语言设计的优点并对设计中的简化电路结构、优化电路设计等问题进行了研究,从设计思想、语句运用以及描述方法等多方面对电路进行优化设计。通过电路优化设计,可以使用规模更小的可编程逻辑芯片,从而降低系统成本。关键
2、词VHDL;电路设计;优化中图分类号TM930.11综合效率等方法对VHDL电路进行优化设计,从1前言而降低系统成本。VHDL(VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage)是随着可编程逻辑2VHDL电路优化设计的方法器件(PLD)的发展而发展起来的一种硬件描述语设计优化是可编成逻辑设计的精华所在,如何言。它是一种面向设计、多层次、多领域且得到一节省所占用的面积、如何提高设计的性能是可编成致认同的标准硬件描述语言,是集行为描述、RT
3、L逻辑设计的核心,这两点往往也成为一个设计甚至方式描述、门级描述功能为一体的语言。利用项目成败的关键因素。下面主要论述VHDL电路VHDL语言进行PLD设计开发,虽然在使用软件优化设计的方法。方面可以找到最佳的组合,但在设计思路和语言2.1资源共享使用方面对系统的综合质量也有重要的影响。资源共享的主要思想是,通过数据缓冲或多路VHDL的设计是行为级的设计,它必然存在电选择的方法来共享数据通道中占用资源较多的模路设计师的设计思路与电路结构相脱节的问题。块(如乘法器、多位加法器等算术模块)。通过共电路设计
4、师主要是根据VHDL的语法规则对系统享有时可以较好的提高资源利用率,达到优化的目目标的逻辑行为进行描述,然后通过综合工具进行的。比较下面两个程序:电路结构的综合、编译、优化;通过仿真工具进行逻例程1:process(A0,A1,B,sel)辑功能仿真。而在实际过程中,由于每个电路工程begin师对语言规则、电路行为的理解不同,直接导致其if(sel='0')thenresult<=A03B;编程风格的不同,甚至复杂程度相差甚远。同样的elseresult<=A13B;系统功能,如果描述的方式不一样,其
5、综合出来的endif;电路结构就可能大相径庭。即使最后综合出来的endprocesss;电路都能实现相同的逻辑功能,其电路的复杂程度例程2:process(A0,A1,B,sel)和实验特性都会有很大的差别。因此,本文对设计begin中的简化电路结构、优化电路设计等问题进行了研if(sel='0')thentemp<=A0;究,提出通过资源共享、逻辑优化、采用集成度高的elsetemp<=A1;电路语言、避免使用带有寄存器的语句和提高硬件endif;3收稿日期:2006年9月18日,修回日期:2006
6、年10月12日作者简介:杨鲜艳,女,硕士研究生,研究方向:DSP在雷达系统中的应用。王珊珊,女,硕士研究生,研究方向:网络与数据库技术。李萍,女,硕士研究生,研究方向:DSP在雷达系统中的应用。2007年第2期舰船电子工程result<=temp3B;temp1=Aand(BorC);endprocesss;temp2=Cand(AorB);例程1的设计可用图1描述,例程2的设计可T=temp1ortemp2;用图2描述。通过对比可以看出,例程2节省了一endprocess个代价高昂的乘法器endbi
7、aojue2;,整个设计占用面积比例程3我们比较一下这两个图及其VHDL描述,图4减少了近一半。是三级的逻辑门,每个输入信号只与一个逻辑门相连。图3是二级逻辑门,每个输入信号不至于一个逻辑门相连,由于级数多,延时必然增加,因此图4的速度比图3慢一些。但是经过可以分析得到,由于图3的输入项比图4多,所占用的面积也必然比图4大。实质上,图4是通过从图3中提取公因数图1例程1的RTL结构图2例程2的RTL结构而得来的,(这也可以从VHDL描述中看出来)这2.2逻辑优化就是把附加项的中间项加到结构描述中去的一
8、种逻辑电路的输入项太多以致占用过多的面积过程,它的结果必然是输入到输出的逻辑数增加,也是使电路复杂化的一个原因。下面举一个具体通过牺牲速度,换来电路占用面积减少。例子加以说明:简单说明:三输入表决电路是指当三个输入项中至少有两个收入项为1,输出为0。本例中A、B、C为三个输入端,T为输出端。例程三:libraryieeeuseieeestd1164all图3例程三的三输entitybiaojueis图4例程四的三入表决电路port(A、B、C:inbit
