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1、理论与方法2008年2月第27卷第2期可任意设定计算精度的整数除法器的VHDL设计朱卫华郑留平(南华大学电气工程学院衡阳421001)摘要:提出了十进制整数除法的VHDL设计方法。运用有限状态机,通过移位,循环减法,能高速地实现整数除法运算,并能预定计算精度。如果系统时钟为50MHz,进行10位有效位数的十进制除法,其最长运算时间为2.2μs。关键词:整数除法;VHDL;有限状态机;精度中图分类号:TP791文献标识码:BDesignofthedecimalintegerdividerpre2settingupprecisionincalculationbasedonV
2、HDLZhuWeihuaZhengLiuping(CollegeofElectricalEngineering,UniversityofSouthChina,Hengyang421001)Abstract:ThispapergivesadesignofthedecimalintegerdivisionbasedonVHDL.TheintegerdivideroperatesquicklybyusingFSMandshiftingandcircularsubtraction.Theprecisionincalculationcanbepresettingup.Therun
3、ningtimeisnotexceed2.2μstocarryoutdecimal10bitseffectivenumbersintegerdivisionin50MHzsystemclock.Keywords:integerdivision;VHDL;FSM;precision到商的整数部分的各位的数值。比如只是4位数,则商的0引言整数部分不会超过4位数,商的整数部分先除以1000,即在用VHDL硬件描述语言进行数字系统设计中,常将商的整数部分作为被减数,1000作为减数,作减法,差常要用到除法运算,而VHDL标准的程序包中只提供除重新置入被减数,反复相减,直到被减数
4、小于减数为止,记数为2的整数平方运算。本文介绍了整数除法的VHDL录能够相减的次数即得到商的整数部分的千位数值。依设计实现。运用有限状态机,通过移位,循环减法,能高速此继续下去,可得到商的整数部分的百位数值、十位数值地实现整数除法运算,并能设定计算精度。和个位数值。上述算法是一种顺序方式,用VHDL硬件描述语言1设计原理的有限状态机很容易实现。图1为状态转换图,其中假定对于任意给定的2个整数datain1与datain2,设da2datain1与datain2是不超过4位数的整数,除法运算精确tain1为被除数,datain2为除数。为得到两数相除的十进到百分位。制结果
5、,在VHDL硬件描述语言中可通过减法运算来实现除法运算。下面介绍该除法的算法实现。首先被除数作为被减数,除数作为减数,作减法,差重新置入被减数,反复相减,直到被减数小于减数为止,记录能够相减的次数即得到商的整数部分。将所得的余数乘以10作为被减数,除数作为减数,作减法,差重新置入被减数,反复相减,直到被减数小于减数为止,记录能够相减的次数即得到商的十分位数值。依此继续下去,可得到商的百分位数值,千分位数值⋯⋯,要精确到哪一位,就依次做到哪一位。若要得到商的整数部分的各位的数值,设计者事先了解datain1与datain2的数值范围,通过同样的减法运算可得图1除法器的状态
6、转换图作者简介:朱卫华(19642),男,副教授,硕士研究生,研究方向为单片机与嵌入式系统。—16—中国科技核心期刊2008年2月第27卷第2期理论与方法下面是所设计的VHDL源程序:data_th:=data_th+1;libraryIEEE;endif;useIEEE.STD_LOGIC_1164.ALL;whenhundred=>useIEEE.STD_LOGIC_ARITH.ALL;ifcnt_jian<100thenuseIEEE.STD_LOGIC_UNSIGNED.ALL;current<=ten;entitydivisioniselsePort(clk,
7、reset:instd_logic;cnt_jian:=cnt_jian-100;datain1,datain2:integerrange0to10000;data_hu:=data_hu+1;data_out1,data_out2,data_out3,data_out4,endif;data_out5,data_out6:outintegerrange0to9);whenten=>enddivision;ifcnt_jian<10thenarchitectureBehavioralofdivisioniscurrent<=gewei;t
