三维微电子学综述

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1、三维微电子学综述三维微电子学基于三维硅工艺，研究传统二维微电子学的平面硅工艺在第三维z轴的拓展，解决平面硅工艺持续发展所带来的金属互连线延迟増加和单位器件尺寸趋于物理极限等瓶颈问题三维微电子学的核心是三维集成电路(3-DIC)3~D1C基于各种元器件二维层的有效堆叠，是多层立体化的三维结构电路，一般可分为:多层高密度集成电路和多层多功能集成电路。3~DIC主要是CMOS管的三维配置，它是SIP级或SOC级的硅CMOS管的基石。三维集成电路可提升芯片密度、性能和功能，并降低芯片功耗但三维IC至今尚未成为主流技术[1-

2、3]，其原因主要是来自制造工艺的挑战实现元器件层的三维堆叠工艺是深亚微米S0C的无缝隙集成技术，包括三维封装和三维集成三维微电子学的研究内容是三维IC的三维工艺和三维设计。发明三维集成电路的最初创意，首先来自英国雷达专家达默，他于1952年提出了电子设备固体块的分层实现设想;其次来自美国物理学家费曼，他于1959年阐明了利用堆叠工艺实现三维固体块电子设备的思想:倡导节约芯片的平面面积，转而向Z轴发展，以此设计三维电子百科全书、微型计算机和微型电动机。1960年代末，IBM和Motorola公司应用三维封装拉开了简单

3、立体IC的序幕，1979年发明了三维CMOS器件。从1968年进入“硅器时代”之后，三维(立体)微电子学己经初创。在21世纪，三维微电子学必将发展成为迎接深亚微米S0C技术挑战和支撑摩尔定律持续有效的主流技术据预测，三维集成电路支配市场的时间将在2015年。2三维1C基于平面工艺的技术惯性，追求IC制造的单位芯片面积低成本，使得绝大多数实用硅集成电路采用二维平面结构，主要实现了包括一个器件薄层和多个互连薄层的电子器件集成块(二维IC)而真正实现达默设想的电子设备固体块，是具有多器件层结构的三维立体ic，因为它面向第

4、三维，促进了异质材料、器件和信号通道的集成，缩短了金属互连延迟，使三维IC(相对于二维IC)可实现更高的频率、性能、密度和可靠性21互连延迟从I960年至今，主要基于光刻机的进步和MOS管等比例缩小原理(1974年，IBM公司)，二维IC在平面硅中追求高性价比的发展中一直与摩尔定律(1965年提出)符合得很好。可是，预测未来，局限在硅平面上利用更短波长光刻机进一步提高IC集成度的发展速度可能趋缓。姑且不论深亚微米技术所面临的超微器件负面特性的诸多挑战，仅就最易理解的金属互连线延迟指标(正比于互连线长度)展开讨论随着

5、特征尺寸的缩小和芯片面积的増加，二维IC器件延迟不断缩小，金属互连延迟却不断増加在深亚微米工艺下，互连延迟大大高于门延迟，成为系统延迟的主要因子，极大地限制了二维IC的工作频率。20世纪90年代，继续在平面内跑互连线己经占用了一半的芯片面积;2001年，芯片内的互连线总长度达21km，时钟信号线的典型长度为3-20mm，连线延迟为0.61ns/mm在0.35Mm工艺条件下，互连延迟己达门延迟的50%;在0.25工艺条件下，互连延迟己超过器件的门延迟0.1CMOS电路的典型门延迟为4ps;而电子的弹道飞行时间常数

6、是Q33ps，因此，限定了基于电子运动规律的1C的极限频率为500GHz-17。三维IC在两个不同有源层之间的垂直互连线长度的典型值是微米量级，而二维IC在不同逻辑单元之间的互连线长度是数百微米量级。由于缩短了互连长度，互连伴随的寄生性降低了，这就使三维1C提高了工作频率图1模拟出0.25Mm~50nm特征尺寸下三维集成较二维集成在互连延迟指标上的优化2001年，Intel公司资助普渡大学计算分析1层(2D)和2~16层(3D)双栅SOIIC的性能，结果表明，三维IC较二维IC具有领先2~3个特征尺寸技术代的优点

7、[15]1998年，德国斯图加特微电子研究所实验表明，比较由两层堆叠或单层CMOS管制造的1616位乘法器，可获得的指标缩小率分别是：时延21.9%，芯片面积128%，总电容28.物，动态能耗30.牴，能耗延迟积45.6%[14]又如，采用三维MCM封装技术的Aladdin并行处理器比CrayX-MP处理器每单位体积可获得的速度改善为35000MIPS和10800FLOPS2.2结构特点三维IC拥有多层堆叠紧密的二维有源硅层，每个硅层又有多层二维互连线薄层，众多的垂直互连线则作为Z轴，电连接二维互连线或有源硅层由于

8、解放了Z轴，为电路系统的设计、布局和布线提供了更高的优化自由度从数据流的角度分析。首先，三维IC可被视为二维数据处理平面的三维(垂直)结合，三维芯片封装属此类;其次，三维IC可被视为垂直数据流通道的二维结合，三维集成图像处理IC属于此类;未来，三维IC将是没有优先数据传输方向的类似人脑的神经X络，其结构可能是蜂窝状的多维硅器具有合理分层结构的三维IC，能使传