2013数字电路实验手册new

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1、数电实验报告实验一半加器和全加器的逻辑设计及功能测试一、实验目的1.熟悉组合逻辑的设计方法。2.对设计电路进行功能测试。二、组合逻辑电路设计的一般步骤图1组合逻辑设计步骤卡诺图化简简化表达式逻辑图电路校验实际逻辑问题真值表公式化简图1给出了一般组合逻辑设计过程。可参阅《数字电子技术基础简明教材》。说明：实际电路中不一定采用最简函数式，还要综合考虑各种因素。如从少用器件上考虑应尽量使用同种门；从负载上考虑有时需要加缓冲门；从冒险竞争上考虑有时需要改变电路。三、实验器材数字逻辑实验箱1台集成电路：74LS00（四二输入与非门）1只74LS86（四二输入异或门）2只四、实验内容1.半加器的设计及功

2、能测试半加器——实现两个一位二进制数相加的操作电路。表一为半加器真值表。根据半加器定义，可得出该表。表一半加器真值表aibiSiCi0001101101100001从真值表可得出最简逻辑式：Si=aibi&SiCiaibi=1由函数式得逻辑图：图2半加器最简逻辑图因为74LS00是与非门，因此改变电路如下：74LS86ⅠCi=aibiSi=aibi74LS00Ⅰ74LS00Ⅱaibi逻辑开关K1逻辑开关K2电平显示L1电平显示L2图3半加器实验电路VCC74LS003412地(-)567910111213148）&&&&3412地(-)56710111213149874LS86VCC=1=1

3、=1=1）图474LS00、74LS86外引线图实验步骤：1)按图3接好半加器实验电路。2)通过逻辑开关（K1、K2）向ai、bi输入不同的信号，并将测试结果记录于表二中。表二aibiSiCi00011011011000011.全加器的设计及功能测试全加器——实现两个同位的加数和来自低位的进位三者相加的电路。①由逻辑要求可得全加器真值表：表三全加器真值表aibici-1SiCi0000000110010100110110010101011100111111②卡诺图化简图5函数卡诺图Si卡诺图Ci卡诺图bici-1ai0101101001010001011110bici-1ai00100111

4、01010001011110③简化表达式Si=aibici-1Ci=（aibi）·ci-1+aibi因为74LS00是与非门，修改Ci函数式如下：Ci=Ci=（aibi）·ci-1aibi74LS86Ⅱ74LS86Ⅰ74LS00Ⅲ电平显示L2电平显示L1aibi逻辑开关K274LS00Ⅰ逻辑开关K174LS00Ⅱ逻辑开关K3Ci-1SiCi图6全加器实验电路④逻辑图实验步骤：1)按图6接好全加器实验电路。2)通过逻辑开关（K1、K2、K3）向ai、bi、Ci-1输入不同的信号，并将测试结果记录于表四中。表四aibiCi-1SiCi0000000110010100110110010101011

5、100111111步骤：基本上和实验手册上差不多。遇到的问题：1、连接Si=aibici-1和Ci的时候不会连接，非常困扰后经过老师指导正确连接。2、仪器的有些空是坏的，导致结果显示不正确。3、很多线交错混杂在一直，检查时有点混乱。4、没有把Ci作为输入。感受：还多好玩的，结果正确显示出来时特别有成就感。还有在做的过程中大家的思维都比较发散，团队的合作精神也很重要。实验二集成计数器一、实验目的1、熟悉集成计数器逻辑功能和各控制端作用2、掌握计数器使用方法二、实验仪器数字逻辑实验箱1台集成电路：74LS290十进制计数器2只74LS00（（四二输入端与非门）1只三、实验内容1、集成计数器74L

6、S290功能测试。(1)直接置0（R0(1)与R0(2)同时为1）直接置9（R9(1)与R9(2)同时为1）(2)按照8421BCD码进行异步十进制加法计数，CP0=CP,CP1=QA，QDQCQBQA输出(3)二进制计数，CP0=CP,但CP1与QA不连接，QA输出(4)五进制计数，CP1=CP，QDQCQB输出(5)若CP1=CP，CP0=QD，按如下状态图进行十进制异步计数器：排列：QAQDQCQB2、用74LS290实现模7计数器的方案(与门可用与非门实现)4、用两片74LS290实现六十进制计数器实验步骤：和实验手册上差不多问题:开始连接电路是没有置0，没有搞清楚实验的原理，输出连

7、接错误导致结果出错。实验三译码器一、实验目的1、熟悉集成译码器2、了解集成译码器应用二、实验仪器数字逻辑实验箱1台集成电路：74LS1392-4线译码器1只三、实验内容1、译码器功能测试，将74LS139译码器按上图接线，填写下面的输出状态表。输入输出使能选择GBAY0Y1Y2Y3HXX1111LLL0111LLH1011LHL1101LHH1110备注：小组成员：谢杉杉（2012110242）、熊静红（20