硬件实验： 电子时钟电路图、主要vhdl程序、波形仿真图及操作截图

《硬件实验： 电子时钟电路图、主要vhdl程序、波形仿真图及操作截图》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、XX大学实验报告【附录】一、全局电路图第页共页XX大学实验报告二、局部电路图1.计时模块设计（1）秒位计时电路如图2.1.1所示：秒高位秒低位秒低位图2.1.1秒位计时电路秒高位（2）分位计时电路如图2.1.2所示：分高位分低位图2.1.2分位计时电路时高位时低位（3）时位计时电路如图2.1.3所示：图2.1.3时位计时电路第页共页XX大学实验报告2.校时模块设计（1）秒位校时电路如图2.2.1所示：图2.2.1秒位校时电路（2）分位校时电路如图2.2.2所示：图2.2.2分位校时电路（3）时位校时电路如图2.2.3所示：图2.2.3时位校时电路3.复位模块设计电

2、路请参看全局电路图。第页共页XX大学实验报告4.报时模块设计如图2.4.1所示图2.4.1整点报时电路5.分频与译码模块设计本实验设计中，分频与译码模块由VHDL编程实现，VHDL程序的结构：设计实体配置库程序包实体说明结构体1结构体2结构体n…在VHDL程序中，库用来存放已经编译过的实体说明、结构体、程序包和配置等，它可以作为其他设计单元的资源。在VHDL程序中，程序包主要用来存放各个设计实体都能共享的数据类型、子程序说明、属性说明和元件说明等部分。（1）分频程序及注释如下：libraryieee;--引用IEEE库useieee.std_logic_1164.

3、all;--使用STD_LOGIC_1164程序包useieee.std_logic_arith.all;--使用STD_LOGIC_ARUTH程序包useieee.std_logic_unsigned.all;--使用STD_LOGIC_UNSIGNED程序包entitySeparateis--实体Separate说明第页共页XX大学实验报告port(clk1k:instd_logic;--链接模式:名称clk1k,端口模式IN,数据类型STD_LOGICHz1_out:outstd_logic;--链接模式:名称Hz1_out，端口模式OUT,数据类型STD_

4、LOGICHz10_out:outstd_logic);--链接模式:名称Hz10_out，端口模式OUT,数据类型STD_LOGICendSeparate;architecturefenpofSeparateis--结构体fenp说明signalf10hz:std_logic;--信号说明：信号名f10hz，数据类型STD_LOGICsignalf1hz:std_logic;--信号说明：信号名f1hz，数据类型STD_LOGICbeginprocess(clk1k)--进程语句variablenuma:integerrange0to100;--变量说明：名称n

5、uma，类型INTEGER，范围0—100variablenumb:integerrange0to511;--变量说明：名称numb，类型INTEGER，范围0—511beginifclk1k'eventandclk1k='1'thenifnuma<250thennuma:=numa+1;elsenuma:=1;f2hz<=notf2hz;endif;ifnumb<500thennumb:=numb+1;elsenumb:=1;f1hz<=notf1hz;endif;endif;Hz1_out<=f1hz;Hz2_out<=f2hz;endprocess;endf

6、enp;所形成的模块如图2.4.1所示：图2.4.1分频器（2）共阳数码管显示译码模块（BCD—七段码）程序及注释如下：libraryieee;--引用IEEE库useieee.std_logic_1164.all;--使用STD_LOGIC_1164程序包useieee.std_logic_arith.all;--使用STD_LOGIC_ARUTH程序包useieee.std_logic_unsigned.all;--使用STD_LOGIC_UNSIGNED程序包entitydecoderis--实体decoder说明Port(Qa,Qb,Qc,Qd:instd

7、_logic;--链接模式:名称Qa、Qb、Qc、Qd,端口模式IN,--数据类型STD_LOGICq3:outstd_logic_vector(6downto0));--链接模式:名称q3[6…0]，端口模式OUT,--数据类型STD_LOGIC_VECTORenddecoder;第页共页XX大学实验报告architectureBehavioralofdecoderis--结构体Behavioral说明SIGNALseg:std_logic_vector(3downto0);--信号说明：信号名seg，数据类型STD_LOGIC_VECTORbeginseg<=

8、Qd&Qc