一般计数器的vhdl设计

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1、实验三一般计数器的VHDL设计实验报告(1)实验目的：学习一般计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。(2)实验内容1：用VHDL设计含异步清0和同步时钟使能的十进制加法计数器。提示：参考例3-21。要求：在QuartusⅡ上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。引脚锁定以及硬件下载测试。选择目标器件EP1C3，建议选实验电路模式5，模式图如附录1附图6所示。(3)实验内容2：用VHDL设计含异步清0和同步时钟使能的十进制加减可控计数器。提示：在例3-21的基础上进行修改。要求：在QuartusⅡ上进行编辑、编译、综合、

2、适配、仿真，给出其所有信号的时序仿真波形。(4)程序设计程序1：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk,rst,en:instd_logic;cq:outstd_logic_vector(3downto0);cout:outstd_logic);endentitycnt10;architecturebehavofcnt10isbeginprocess(clk,rst,en)variablecqi:std_logic_vec

3、tor(3downto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandclk='1'thenifen='1'thenifcqi<9thencqi:=cqi+1;elsecqi:=(others=>'0');endif;endif;endif;ifcqi=9thencout<='1';elsecout<='0';endif;cq<=cqi;endprocess;endbehav;程序2：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_U

4、NSIGNED.ALL;ENTITYCNT10jjISPORT(CLK,RST,EN,MDE:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10jj;ARCHITECTUREbehavOFCNT10jjISBEGINPROCESS(CLK,RST,EN,MDE)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFE

5、N='1'THENIFMDE='1'THENIFCQI<9THENCQI:=CQI+1;ELSECQI:=(OTHERS=>'0');ENDIF;ELSIFCQI>0THENCQI:=CQI-1;ELSECQI:=“1001”;ENDIF;ENDIF;ENDIF;IFMDE='1'THENIFCQI=9THENCOUT<='1';ELSECOUT<='0';ENDIF;ELSIFCQI=0THENCOUT<='1';ELSECOUT<='0';ENDIF;CQ<=CQI;ENDPROCESS;ENDbehav;(4)实验过程打开软件，点击新建建立一个VHDLFIL

6、E,将编写好的程序拷进去点击保存根据提示新建一个以实体名为名的工程并选择芯片，程序名也与实体名一致。编译前设置完成后点击STARTCOMPILATION对程序进行编译检错，然后点击新建建立一个VECTORWAVEFORMFILE,在EDIT下拉菜单里点ENDTIME设定仿真结束时间，在VIEWUTILITYWINDOWS下拉菜单里点击NODEFINDER弹出窗口里点击LIST列出所有端口。分别将端口移到WAVEFORM1.vwf窗口左边name下，然后分别编辑各输入端口的输入信号。然后以实体名保存，点击startsimulation进行仿真检错。然后进行引脚锁定

7、和下载：首先根据实验指导书的附录里的引脚图确定引脚，然后选择ASSIGNMENTSPINS命令，在ASSIGNMENTEDIT窗口中双击To栏的《new》选择电路设计图中的端口，双击location栏的《new》选择外设引脚,储存引脚锁定信息并再编译一次。选择ToosProgrammer命令，在Mode下拉列表中选择编程模式，并选中下载文件右侧的第一个小方框，单击左上角的HardwareSetup设置编程器。向FPGA下载SOF文件前要选择打钩“PROGRAM/CONFIGURE”选项。然后单击下载标符START按钮进行下载。下载完成后按要求进行硬件测试(4)

8、仿真波形图