流片前的checklist

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1、流片前的CheckListu驱动/负载检查1．要对金属线、via，contact的电流负载能力进行检查；2．检查输出管脚的驱动能力是否足够。可在仿真时在输出端追加5p电容为负载（作为PAD的等效电容），观察驱动能力是否足够；3．信号线接到数字PAD之前至少要添加一个W/L为20的buffer以提高驱动能力。4．在面积允许的情况下，via和contact打越多越好,尤其是input/output部分；（对Foundry已提供现成IO库的情况可免做驱动能力相关考虑）uIO检查1．对IO分类,不同供电电位的IO分开接不同电位的IOpowerr

2、ing.混合信号电路尤其要注意这点；2．检查IO上的IOpowerring是否正确接到电源和地上；3．检查各PAD上的pin是否和core里的pin正确连接；4．IO的布局要注意不要将输入弱信号和强信号的IO放置在一起，这样弱信号会受到强信号的干扰。5．根据PAD连接到core的金属层次确保连接PAD与core。6.IOPAD间距除要满足设计规则外，还必须满足封装厂的要求，比如最小压焊尺寸（60um*60um），最小中心间距（100um-12080um）等。57.IO直接相连的输出管要保证Drain到Poly足够的距离，大于等于1.5u

3、m为宜，或者加上SAB层，以保证足够的ESD可靠性。8.数字要通过带IO的后仿真，防止发生IO上使能端的连接错误。9.从自动布局布线软件（如Astro）导出GDS文件，再导入Virtuso做DRC前，要将版图中得IO替换为Foundry（如smic）提供的完整的IOgds文件导出来的IO库单元中的IO（包括PADFILLER），防止出现额外的逻辑操作层，如HTNWL。u走线检查1．金属连线不宜过长，如果不得已需要长连线可以在中间添加buffer提高驱动能力；2．数字电路的走线不要经过模拟电路的器件，否则容易引入强干扰，影响模拟电路正常工

4、作。反之模拟电路走线也不要经过数字电路。3．数模混合信号电路中模拟电路外边最好加入隔离环，必要时需要用单独的管脚为隔离环接地或接电源电压。4．管子的沟道上尽量不要走金属连线。5．长连线的线宽不宜太窄；6．绘制版图时连线接头处一定要画到重叠，以避免肉眼难识的开路发生；7．版图中每个模块中MOS管的栅的走向尽量一致，不应有横有竖。8．对高压电路而言，为避免尖端放电,拐角处用135度角,不要走90度角；59．芯片内部的电源线/地线和ESD上的电源线/地线分开接；数模信号的电源线/地线分开。10．重要的高频信号线，必须要考虑隔离。一般用同层次的

5、金属地线，在两侧进行隔离。高频的时钟线，也要用地线进行隔离，防止其干扰到其它信号。时钟线最好与电源、地线平行走线，尽量减少交叉，防止通过交叉形成的寄生电容耦合到电源、地上。高频线路的性能实现，很大程度上取决于版图的设计。u布局检查1．版图布局前考虑好引出pin的方向和位置。2．将不同电位(衬底接不同电压)的n阱分开，混合信号电路尤其注意这点。3．针对MPW流片，设定芯片面积时应将总面积控制在略小于规定尺寸；4．ESD电路防护器件的source放两边，drain放中间；5．添加dummy电阻以提高电阻的匹配度，dummy电阻的两端要接地；

6、6．对于差分对等匹配性要求较高的电路需要注意版图的对称性，利用叉指、dummy等结构提高版图对称性。7．在有数字标准单元的芯片中，应在最后添加FEEDTHRU，然后导出gds文件；8.对于多目标流片，die的排列上要保证划片槽间距大于5100um。并要求横竖两个方向上划片能一刀到底（即不要交错排布芯片）。5u设计规则检查1．完成DRC、LVS检查；2．电容上下极板的电场注意要均匀分布，电容的长宽不宜相差过大。3．版图中的空位尽量添加接地孔，避免闩锁效应。4．对于连接到器件栅上的面积很大的金属要注意天线效应，必要时进行跳线，最终流片前需要

7、检查天线效应。5．数字电路的功能仿真，布局布线后仿真，时序仿真都要通过；6．数模整合后，要将导出的gds文件再导入Virtuso，检查各个版图层次防止层次丢失，并做DRC、LVS检查；7.版图提交前，要到Foundry（如smic）网站查看有没有最新的DRC，LVS检查文件，如果有，应立即采用新的DRC，LVS检查文件重新做一遍DRC，LVS（65nm后要做DFM检查）。8.数字标准单元或者其他第三方IP如果出现DRC违反，应及时与IP提供方联系沟通，确保IP库功能正确，并能通过最新的DRC检查文件。u每块芯片均要做LOGO。LOGO组

8、成：设计者姓名首字母_芯片名称_流片日期。如MSY_ADC_080618u数据备份55