数字计步器设计.doc

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1、数字电子技术课程设计报告数字计步器设计山科大日期：2014年1月6日指导教师评语一、设计任务（一）、系统功能本课程设计是设计数字计步器，要求采用4位数字显示步数，传感器采用水银开关，主人走一步的时候，开关闭合一次，同时还应具备清零的功能。为了实现对移动步数的累计，在人体移动时水平位置发生变化从而触动水银开关使电路实现间断性的接触，从而产生脉冲信号使计数电路实现累计，达到记录人体移动步数的目的。具体具有功能如下：（1）采用4位显示数码管记录步数，（2）采用水银开关，人行走一步，开关闭合一次，计数加一，加法计数器，（3）有清零

2、，重启，暂停功能。（二）数字计步器设计数字电路设计任务1．系统框图与原理图设计2．系统电路原理EDA设计与仿真3．硬件调试（三）EDA仿真实验条件要求大部分仿真用计算机软件QuartusII9.0来完成，进行仿真要求能够实现主体功能，实验结果存在的问题，要在报告中分析其原因。二、设计内容1、系统框图与原理图设计1.1芯片选择及系统框图74LS390是双十进制的，相当于两个单十进制的计数器。并且74LS160的清除端是异步的，异步计数器中容易出现的计数尖峰从而影响实验结果。故选用74LS390。用74LS390就可以实现0-

3、99的进位为实现0-9999的进位可用两片74LS390再加上四片74LS247译码器和四个LED数码管就可以很好的将74LS390输出的数字显示出来。电路的结构大致可分为4部分：输入部分，计数部分，译码部分，显示部分。系统大致框图如下：1.2系统原理74LS390是下降沿触发的计数器，当开关J2开合时瞬间会产生一个下降沿脉冲，计数器开始工作。输出端将数以二进制的形式输入到译码器的输入端,译码器将数译码后输入到数码管使其显示计数器所计的数。由于74LS390是一个双十计数芯片，下一级的计数器的脉冲输入端INA的信号是由上一

4、级的74LS390的输出端QA和QD相与后的输出提供的。当第一级计数计到9以前，QA和QD相与的结果都是低电平，下一级的INA端始终为低电平。当计数到9时，二进制1001，QA和QD相与的结果由低电平变为高电平，但74LS390是下降沿触发的故下级计数器此时不计数,当此级再来一个脉冲时,由于芯片计数性质，此级计数器由9变为0,二进制对应0000，此刻下级的INA端由高电平变为低电平,对于74LS390而言接收到一个下降沿,下一级的计数器开始计数,此时数码管显示的数为0010，依次类推，可以实现从0000到9999的计数。7

5、4LS390的CLR端高电平有效，当J1开关打到地端实现清零。2、软件设计2.1输入部分输入部分可分为两个部分：输入信号和清零电路。其中的输入信号可由脉冲信号提供也可由下降沿触发。由于这个数字记步器的传感器是采用水银开关，主人走一步的时候，开关闭合一次，用下降沿触发才可使其模拟主人走一步的时候，开关闭合一次，即完成暂停功能。  记数脉冲电路        在开关J1处用了积分电路，它的作用是防止开关的抖动造成计数器计数不准确而且电容可以用来滤波对信号进行整形。 当开关K1打开时电路处于低电平状态,当开关K1打下来时电路处于

6、高电平,从而能实现目的.记数脉冲产生电路用于控制计数状态,当打下开关时系统将处于工作状态即进行数值累加.由于工作电路计数芯片74390是下降沿触发的计数器,所以要使电路工作就必须输入下降沿脉冲即由电压瞬时由高电平变为的电平来提供有效沿,如图3.1.图中电阻和电容的组合是为了防止干扰,使电路有一定的时间常数,在闭合开关时,不至于同时产生几个脉冲而影响电路计数。清零电路：  清零电路我们采用的是用单刀双掷开关来控制74LS390的清零端如图将74LS390的清零端CLR短接后接到单刀双置开关的一个管脚开关的另两个角一个接电源一

7、个接地。74LS390的清零端CLR高电平有效。当将开关接地端接通时清零端CLR无效当接电源端接通时清零端CLR有效将计数器清零数码管显示为零从而实现了清零功能2.2计数部分74LS390是双十进制计数器，它相当于两个十进制计数器。      当74LS390的QA端和INB端短接，QA作为输出，INA作为脉冲的输入端时该计数器实现的是8421码计数如果将QD端和INA端短接，QD作为输出INB作为脉冲的输入端实现的是BCD5421码计数。我们采用的是BCD8421码计数故将QA端和INB端短接。当按下开关K1时对于74L

8、S390而言有一个下降沿的脉冲,计数器工作并通过它的输出端将数以二进制的形式输入到译码器的输入端,译码器将数译码后输入到数码管的管脚使其显示计数器所计的数。由于下一级的计数器的脉冲输入端INA的信号是由此级的74LS390的输出端QA和QD相与后的输出提供的。当此级计数计到9以前，QA和QD相与的结果都