电子硬件工程师笔试题

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1、.下列是自己整理的各个公司电子硬件工程师笔试的题目与答案：汉王笔试1.什么是建立时间和保持时间？建立时间(SetupTime)和保持时间（Holdtime）。建立时间是指在触发器时钟沿到来前，数据信号保持不变的时间。保持时间是指在触发器时钟沿到来以后，数据信号保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。2.什么是竞争与冒险现象

2、？怎样判断？如何消除？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是接入滤波电容，二是引入选通脉冲，三是增加冗余项（只能消除逻辑冒险而不能消除功能冒险）。3.请画出用D触发器实现2倍分频的逻辑电路？什么是状态图？答D触发器的输出端加非门接到D端，实现二分频。状态图是以图形方式表示输出状态转换的条件和规律。用圆圈表示各状态，圈内注明状态名和取值。用→表示状态间转移。条件可以多个Verilog语言

3、： moduledivide2(clk,clk_o,reset);  input  clk,reset;  output clk_o;wirein;regout;always@(posedgeclkorposedgereset)   if(reset) out<=0;     else      out<=in;    assignin=~out;    assignclk_o=out;   endmodule4.什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的功

4、能。在硬件上，要用OC/OD门来实现，由于不用OC门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。5.什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步。异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存

5、器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。6.Latch与Register的区别,为什么现在多用register.行为级描述中latch如何产生的。Latch是电平触发，R..egister是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。7.什么是锁相环（P

6、LL）？锁相环的工作原理是什么？锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，

7、所以都能严格地在同一时刻进行数据采集。8.你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？逻辑电平参见硬件研发一文档。TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。9.可编程逻辑器件在现代电子设计中越来越重要，请问：a)你所知道的可编程逻辑器件有哪些？（简单）PROM，PAL，GAL，PLA，（复杂）CPLD，FPGAFPGA:FieldP

8、rogrammableGateArrayCPLD:ComplexProgrammableLogicDeviceb)试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。moduledff8(clk,reset,d,q); input    clk; input    reset; input [7:0]d; output[7:0]q; reg [7:0]q;always@(pos