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时间:2018-12-07
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1、史上最全:主板上常见的接口信号定义与分类详解 cpu与外部设备、存储器的连接和数据交换都需要通过接口设备来实现,前者被称为I/O接口,而后者则被称为存储器接口。存储器通常在cpu的同步控制下工作,接口电路比较简单,I/O接口的功能是负责实现cpu通过系统总线把I/O电路和外围设备联系在一起。比如SATA,它是SerialATA的缩写,即串行ATA。这是一种完全不同于并行ATA的新型硬盘接口类型,由于采用串行方式传输数据而得名。SATA总线使用嵌入式时钟信号,具备了更强的纠错能力,与以往相比其最大
2、的区别在于能对传输指令(不仅仅是数据)进行检查,如果发现错误会自动矫正,这在很大程度上提高了数据传输的可靠性。串行接口还具有结构简单、支持热插拔的优点。 一、cpu接口信号说明 1.A[31:3]#(I/O)Address(地址总线) 这组地址信号定义了cpu的最大内存寻址空间为4GB。在地址周期的第一个子周期中,这些Pin传输的是交易的地址,在地址周期的第二个子周期中,这些Pin传输的是这个交易的信息类型。 2.A20M#(I)Adress-20Mask(地址位20屏蔽) 此信号由
3、ICH(南桥)输出至cpu的信号。它是让cpu在RealMode(真实模式)时仿真8086只有1MByte(1兆字节)地址空间,当超过1Mbyte位空间时A20M#为Low,A20被驱动为0而使地址自动折返到第一个1Mbyte地址空间上。 3.ADS#(I/O)AddressStrobe(地址选通) 当这个信号被宣称时说明在地址信号上的数据是有效的。在一个新的交易中,所有Bus上的信号都在监控ADS#是否有效,一但ADS#有效,它们将会作一些相应的动作,如:奇偶检查、协义检查、地址译码等操作。
4、 4.ADSTB[1:0]#(I/O)AddressStrobes 这两个信号主要用于锁定A[31:3]#和REQ[4:0]#在它们的上升沿和下降沿。相应的ADSTB0#负责REQ[4:0]#和A[16:3]#,ADSTB1#负责A[31:17]#。 5.AP[1:0]#(I/O)AddressParity(地址奇偶校验) 这两个信号主要用对地址总线的数据进行奇偶校验。 6.BCLK[1:0](I)BusClock(总线时钟) 这两个Clock主要用于供应在HostBus上进行交易所需
5、的Clock。 7.BNR#(I/O)BlockNextRequest(下一块请求) 这个信号主要用于宣称一个总线的延迟通过任一个总线代理,在这个期间,当前总线的拥有者不能做任何一个新的交易。 8.BPRI#(I)BusPriorityRequest(总线优先权请求) 这个信号主要用于对系统总线使用权的仲裁,它必须被连接到系统总线的适当Pin。当BPRI#有效时,所有其它的设备都要停止发出新的请求,除非这个请求正在被锁定。总线所有者要始终保持BPRI#为有效,直到所有的请求都完成才释放总线
6、的控制权。 9.BSEL[1:0](I/O)BusSelect(总线选择) 这两组信号主要用于选择cpu所需的频率,下表定义了所选的频率: 10.D[63:0]#(I/O)Data(数据总线) 这些信号线是数据总线主要负责传输数据。它们提供了cpu与NB(北桥)之间64Bit的通道。只有当DRDY#为Low时,总在线的数据才为有效,否则视为无效数据。 11.DBI[3:0]#(I/O)DataBusInversion(数据总线倒置) 这些信号主要用于指示数据总线的极性,当数据总在线的数
7、据反向时,这些信号应为Low。这四个信号每个各负责16个数据总线,见下表: 12.DBSY#(I/O)DataBusBusy(数据总线忙) 当总线拥有者在使用总线时,会驱动DBSY#为Low表示总线在忙。当DBSY#为High时,数据总线被释放。 13.DP[3:0]#(I/O)DataParity(数据奇偶校验) 这四个信号主要用于对数据总在线的数据进行奇偶校验。 14.DRDY#(I/O)DataReady(数据准备) 当DRDY#为Low时,指示当前数据总在线的数据是有效的,若为
8、High时,则总在线的数据为无效。 15.DSTBN[3:0]#(I/O)DataStrobe DatastrobeusedtolatchinD[63:0]#: 16.DSTBP[3:0]#(I/O)DataStrobe DatastrobeusedtolatchinnD[63:0]#: 17.FERR#(O)FloaTIngPointError(浮点错误) 这个信号为一cpu输出至ICH(南桥)的信号。当cpu内部浮点运算器发生一个不可遮蔽的浮点运算错误时,FERR#
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